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Do not set mideleg and medeleg (not supported on FE310)

Vadim Kaushan 6 anni fa
parent
commit
84042d706a
1 ha cambiato i file con 0 aggiunte e 2 eliminazioni
  1. 0 2
      riscv-rt/asm.S

+ 0 - 2
riscv-rt/asm.S

@@ -13,8 +13,6 @@ _start:
     .cfi_startproc
     .cfi_undefined ra
 
-    csrw mideleg, 0
-    csrw medeleg, 0
     csrw mie, 0
     csrw mip, 0